ZoltyKaplan/ask-machen
1
0
Fork 0
Code Issues Pull Requests Actions Packages Projects Releases Wiki Activity

Fix ASK verified answers
All checks were successful
Deploy Quiz Data / deploy (push) Successful in 1s
Details
Validate QAML / validate (push) Successful in 1s
Details

Browse Source
This commit is contained in:
ZoltyKaplan
2026-06-06 22:28:29 +02:00
parent 87557c5e77
commit df1d375a35
1 changed files with 8 additions and 8 deletions
Download Patch File Download Diff File Expand all files Collapse all files

16
pytania.txt
View File

@@ -99,8 +99,8 @@ Zadaniem rejestrów ogólnego przeznaczenia jest:
Pamięć typu DDR/DDR2/DDR3: Pamięć typu DDR/DDR2/DDR3:
- jest odmianą synchronicznej pamięci dynamicznej, nieposiadającą autonomicznego układu odświeżania zawartości - jest odmianą synchronicznej pamięci dynamicznej, nieposiadającą autonomicznego układu odświeżania zawartości
- jest synchroniczną pamięcią statyczną, umożliwiającą przesyłanie w jednym cyklu zegarowym dwóch słów danych - jest synchroniczną pamięcią statyczną, umożliwiającą przesyłanie w jednym cyklu zegarowym dwóch słów danych
-| jest synchroniczną pamięcią dynamiczną o dostępie swobodnym, stosowaną w komputerach jako pamięć operacyjna - jest synchroniczną pamięcią dynamiczną o dostępie bezpośrednim, stosowaną w komputerach jako pamięć operacyjna
- jest pamięcią dynamiczną o dostępie swobodnym, przystosowaną do pakietowego (burst) przesyłania danych -| jest pamięcią dynamiczną o dostępie swobodnym, przystosowaną do pakietowego (burst) przesyłania danych
Zadaniem jednostki adresowania procesora jest: Zadaniem jednostki adresowania procesora jest:
-| wytworzenie na magistrali adresowej adresu, pod którym znajdują się pobierane rozkazy lub wymieniane z procesorem dane -| wytworzenie na magistrali adresowej adresu, pod którym znajdują się pobierane rozkazy lub wymieniane z procesorem dane
@@ -169,16 +169,16 @@ O tym czy układ pamięci RAM realizuje operacje odczytu decyduje:
- aktywny (niski) stan linii RAS (ang. Row Address Strobe) - aktywny (niski) stan linii RAS (ang. Row Address Strobe)
Układ pamięci DRAM o M wejściach adresowych pozwala na maksymalne zaadresowanie: Układ pamięci DRAM o M wejściach adresowych pozwala na maksymalne zaadresowanie:
-| 2^(2M) komórek pamięci -| $2^{2M}$ komórek pamięci
- 2^M - 1 komórek pamięci - $2^M - 1$ komórek pamięci
- 2^M komórek pamięci - $2^M$ komórek pamięci
- 2^(2M) - 1 komórek pamięci - $2^{2M} - 1$ komórek pamięci
Przedstawiony na poniższym rysunku cykl dostępu do pamięci przedstawia: <img src="img/zad30.png" height="180" /> Przedstawiony na poniższym rysunku cykl dostępu do pamięci przedstawia: <img src="img/zad30.png" height="180" />
-| cykl zapisu pamięci działającej w trybie pakietowym (ang. Burst) - cykl zapisu pamięci działającej w trybie pakietowym (ang. Burst)
- cykl odczytu pamięci działającej w trybie pakietowym (ang. Burst) - cykl odczytu pamięci działającej w trybie pakietowym (ang. Burst)
- cykl zapisu pamięci działającej w trybie PM (ang. Page Mode) - cykl zapisu pamięci działającej w trybie PM (ang. Page Mode)
- cykl zapisu pamięci działającej w trybie FPM (ang. Fast Page Mode) -| cykl zapisu pamięci działającej w trybie FPM (ang. Fast Page Mode)
Przedstawiony na poniższym rysunku cykl dostępu do pamięci przedstawia: <img src="img/zad31.png" height="180" /> Przedstawiony na poniższym rysunku cykl dostępu do pamięci przedstawia: <img src="img/zad31.png" height="180" />
- cykl zapisu pamięci działającej w trybie pakietowym (ang. Burst) - cykl zapisu pamięci działającej w trybie pakietowym (ang. Burst)