From 41e4517ec2071bc99ed776bf0d46b6eb7bb95520 Mon Sep 17 00:00:00 2001
From: ZoltyKaplan <zoltykaplan@arst.pl>
Date: Sat, 6 Jun 2026 21:50:34 +0200
Subject: [PATCH] Update ASK questions

---
 pytania.txt | 416 +++++++++++++++++++++++++++++++++++++++++++++++++++-
 1 file changed, 412 insertions(+), 4 deletions(-)

diff --git a/pytania.txt b/pytania.txt
index 5bd8f22..46a8064 100644
--- a/pytania.txt
+++ b/pytania.txt
@@ -1,5 +1,413 @@
-// ASK-Machen — pytanie startowe
+// ASK-Machen — Architektura Systemów Komputerowych
 
-ASK-Machen używa formatu QAML?
-- Nie
--| Tak
+Pamięć podręczna (cache) w procesorze jest:
+- pamięcią dynamiczną o dostępie bezpośrednim
+-| pamięcią statyczną o dostępie skojarzeniowym
+- pamięcią statyczną o dostępie swobodnym
+- pamięcią dynamiczną o dostępie skojarzeniowym
+
+Architektura systemu komputerowego, w którym dane są przechowywane w odrębnej pamięci niż kod programu, to architektura:
+-| harwardzka
+- wieloprocesowa
+- von Neumanna
+- mieszana
+
+Cechą charakterystyczną architektury potokowej jest:
+- możliwość wykonania więcej niż jednego rozkazu w jednym cyklu zegara
+- niewielka liczba prostych trybów adresowania
+-| jednoczesne wykonywanie kolejnych rozkazów znajdujących się na różnym etapie przetwarzania
+- nieduży zestaw stosunkowo prostych rozkazów o stałej długości
+
+Wykonywanie przez procesor operacji mnożenia na zmiennych typu DOUBLE jest realizowane w:
+-| jednostce zmienno-przecinkowej
+- rejestrach ogólnego przeznaczenia
+- jednostce arytmetyczno-logicznej
+- rejestrze zwanym akumulatorem
+
+W trakcie przesyłania danych w trybie bezpośredniego dostępu do pamięci (DMA):
+- procesor cały czas nadzoruje operację realizowaną przez kontroler DMA
+- procesor samodzielnie realizuje przesyłanie danych
+- procesor może bez żadnych ograniczeń wykonywać swój program
+-| sterowanie magistralami przejmuje układ DMA, a procesor przechodzi w stan wysokiej impedancji
+
+Wykonywanie przez procesor operacji AND na liczbach całkowitych jest realizowane w:
+- rejestrze zwanym akumulatorem
+-| jednostce arytmetyczno-logicznej
+- rejestrach ogólnego przeznaczenia
+- jednostce zmienno-przecinkowej
+
+Ustalenie efektywnych adresów argumentów rozkazu (jeśli jest to wymagane) jest realizowane w fazie:
+- zapisywania wyników
+- wykonywania rozkazu
+-| dekodowania rozkazu
+- pobierania rozkazu
+
+Podstawowymi elementami funkcjonalnymi komputera są:
+- jednostka arytmetyczno-logiczna, jednostka zmienno-przecinkowa i blok rejestrów ogólnego przeznaczenia
+- jednostka sterująca, jednostka arytmetyczno-logiczna i układy wejścia wyjścia
+-| procesor, urządzenia wejścia-wyjścia oraz pamięć
+- procesor, pamięć operacyjna i pamięć dyskowa
+
+Jednym z zadań realizowanych przez układ sterowania magistralami (BIU) jest:
+- pobranie z magistrali adresowej adresu kolejnego rozkazu do wykonania
+- dekodowanie rozkazów pobranych z podręcznej kolejki rozkazów
+-| wytworzenie na magistrali adresowej adresu w celu pobierania kolejnego rozkazu
+- ustalenie adresu argumentu wykonywanego rozkazu
+
+Podstawowym miejscem w procesorze służącym do przechowywania argumentów i wyników wykonania rozkazów jest:
+-| pula rejestrów ogólnego przeznaczenia
+- pula rejestrów segmentowych
+- pamięć podręczna L2
+- pamięć podręczna L1
+
+Komunikacja między podstawowymi elementami funkcjonalnymi komputera jest realizowana za pomocą:
+- szeregowej magistrali wielofunkcyjnej
+-| zestawu magistral pełniących różne funkcje
+- koncentratora umożliwiającego połączenie między elementami na zasadzie każdy z każdym
+- pojedynczej magistrali komunikacyjnej
+
+Mechanizm przerwań jest wykorzystywany w systemie komputerowym do:
+- szybszego niż normalnie przesyłania danych między urządzeniem zewnętrznym i pamięcią operacyjną
+- umożliwienia przetwarzania rozkazów przez kontroler DMA
+- nawiązania bezpośredniego połączenia między parami urządzeń zewnętrznych
+-| sygnalizowania konieczności obsługi urządzenia zewnętrznego
+
+W układzie pamięci typu SRAM:
+-| komórki pamięci zbudowane są z dwustanowych przerzutników
+- komórki pamięci zbudowane są z układów przechowujących ładunek elektryczny
+- dostęp do komórek pamięci jest synchronizowany przebiegiem zegarowym
+- adres komórki pamięci przesyłany jest dwuetapowo - najpierw adres wiersza, następnie adres kolumny
+
+Aktualizacja rejestru flagowego kontrolującego wykonywanie programu jest realizowana w fazie:
+- zapisywania wyników
+- pobierania rozkazu
+-| wykonywania rozkazu
+- dekodowania rozkazu
+
+Uszereguj fazy wykonywania rozkazu w kolejności od realizowanej najwcześniej do realizowanej najpóźniej.
+- pobieranie rozkazu - wykonywanie rozkazu - pobieranie argumentów - zapisywanie wyników
+- dekodowanie rozkazu - pobieranie rozkazu - wykonywanie rozkazu - zapisywanie wyników
+-| pobieranie rozkazu - dekodowanie rozkazu - wykonywanie rozkazu - zapisywanie wyników
+- pobieranie argumentów - pobieranie rozkazu - wykonywanie rozkazu - zapisywanie wyników
+
+Zadaniem rejestrów ogólnego przeznaczenia jest:
+- przechowywanie adresów kolejnych rozkazów do wykonania
+-| przechowywanie argumentów i wyników obliczeń realizowanych w jednostce wykonawczej
+- przechowywanie znaczników stanu kontrolujących pracę procesora
+- przechowywanie adresów segmentu kodu, stosu i danych
+
+Pamięć typu DDR/DDR2/DDR3:
+- jest odmianą synchronicznej pamięci dynamicznej, nieposiadającą autonomicznego układu odświeżania zawartości
+- jest synchroniczną pamięcią statyczną, umożliwiającą przesyłanie w jednym cyklu zegarowym dwóch słów danych
+-| jest synchroniczną pamięcią dynamiczną o dostępie swobodnym, stosowaną w komputerach jako pamięć operacyjna
+- jest pamięcią dynamiczną o dostępie swobodnym, przystosowaną do pakietowego (burst) przesyłania danych
+
+Zadaniem jednostki adresowania procesora jest:
+-| wytworzenie na magistrali adresowej adresu, pod którym znajdują się pobierane rozkazy lub wymieniane z procesorem dane
+- pobieranie rozkazów i umieszczanie ich w podręcznej kolejce rozkazów
+- pobieranie z magistrali adresowej adresów kolejnych argumentów rozkazu
+- wykonywanie na danych podstawowych operacji arytmetyczno-logicznych
+
+Większa szybkość transmisji danych w trybie DMA w stosunku do jej programowej realizacji przez procesor jest wynikiem:
+- konieczności przerywania przez procesor transmisji celem obsłużenia zgłoszonych przerwań
+- stosowania kilkukrotnie większej częstotliwości taktowania magistral systemu komputerowego
+- odłączenia się procesora od magistral systemu komputerowego na czas transmisji
+-| przesyłania bloku danych w mniejszej liczbie cykli maszynowych
+
+Zastąpienie cyklicznego sprawdzania przez procesor stanu urządzenia wejścia-wyjścia mechanizmem przerwań umożliwia:
+- efektywniejsze przesyłanie danych w systemie komputerowym korzystając z trybu DMA
+- uzyskanie szybszej transmisji danych z urządzeniem zewnętrznym
+- szybsze nawiązanie bezpośredniego połączenia między parami urządzeń zewnętrznych
+-| bardziej efektywne wykonanie realizowanego programu
+
+Podczas zmiany stanu sygnału RAS z nieaktywnego (wysoki) na aktywny (niski) układ pamięci DRAM:
+- sprawdza dostępność adresu na magistrali adresowej
+-| zapamiętuje adres wiersza znajdujący się na magistrali adresowej
+- sprawdza stan linii WE
+- sprawdza dostępność danych na magistrali danych
+
+Parametrami określającymi fizyczny adres danych na dysku twardym są:
+- numer cylindra, numer głowicy, numer ścieżki
+- numer ścieżki, numer sektora
+- numer głowicy, numer ścieżki, numer sektora
+-| numer cylindra, numer głowicy, numer sektora
+
+Gęstość zapisu danych na dysku twardym zależy od:
+- wielkości bloku danych sektora
+- wielkości talerza i sposobu kodowania danych
+-| szerokości ścieżki i sposobu kodowania danych
+- sposobu pozycjonowania głowicy zapisująco-odczytującej
+
+Przepytywanie (polling) w systemie komputerowym jest:
+-| alternatywnym do mechanizmu przerwań sposobem uzyskiwania informacji o stanie urządzenia zewnętrznego
+- podstawowym sposobem realizacji szybkiego transferu danych do/z urządzenia zewnętrznego
+- uzupełniającym mechanizm DMA sposobem uzyskiwania informacji o stanie urządzenia zewnętrznego
+- alternatywnym sposobem realizacji szybkiego transferu danych do/z urządzenia zewnętrznego
+
+Pamięć, której sygnały sterujące są synchronizowane przebiegiem zegarowym, zbudowana z naprzemiennie adresowanych banków i obwodu autonomicznego odświeżania to:
+- SRAM
+-| SDRAM
+- FLASH
+- DRAM
+
+Który opis charakteryzuje dostęp swobodny do pamięci?
+- Adresowanie danych odbywa się na zasadzie badania zgodności (porównywania) wybranych bitów słowa z zawartością pamięci
+-| Poszczególne dane mają swój unikatowy adres i dostęp do nich nie zależy od sekwencji poprzednio wykonanych operacji dostępu
+- Dostęp do rekordów danych jest możliwy tylko w określonej kolejności liniowej
+- Możliwy jest bezpośredni dostęp do bloku danych, natomiast dostęp do konkretnej danej w bloku odbywa się sekwencyjnie
+
+Pamięć stała, którą można wielokrotnie kasować promieniami ultrafioletowymi, a następnie ponownie programować jest pamięcią typu:
+- NVRAM
+-| EPROM
+- ROM
+- EEPROM
+
+O tym czy układ pamięci RAM realizuje operacje odczytu decyduje:
+- aktywny (niski) stan linii CE (ang. Chip Enable)
+- nieaktywny (wysoki) stan linii CAS (ang. Column Address Strobe)
+-| nieaktywny (wysoki) stan linii WE (ang. Write Enable)
+- aktywny (niski) stan linii RAS (ang. Row Address Strobe)
+
+Układ pamięci DRAM o M wejściach adresowych pozwala na maksymalne zaadresowanie:
+-| 2^(2M) komórek pamięci
+- 2^M - 1 komórek pamięci
+- 2^M komórek pamięci
+- 2^(2M) - 1 komórek pamięci
+
+// Brak rysunku w baza.md.
+Przedstawiony na poniższym rysunku cykl dostępu do pamięci przedstawia:
+- cykl zapisu pamięci działającej w trybie pakietowym (ang. Burst)
+- cykl odczytu pamięci działającej w trybie pakietowym (ang. Burst)
+- cykl zapisu pamięci działającej w trybie PM (ang. Page Mode)
+- cykl zapisu pamięci działającej w trybie FPM (ang. Fast Page Mode)
+
+// Brak rysunku w baza.md.
+Przedstawiony na poniższym rysunku cykl dostępu do pamięci przedstawia:
+- cykl zapisu pamięci działającej w trybie pakietowym (ang. Burst)
+- cykl odczytu pamięci działającej w trybie pakietowym (ang. Burst)
+- cykl zapisu pamięci działającej w trybie PM (ang. Page Mode)
+- cykl zapisu pamięci działającej w trybie FPM (ang. Fast Page Mode)
+
+Który opis charakteryzuje dostęp bezpośredni do pamięci?
+- Dostęp do rekordów danych jest możliwy tylko w określonej kolejności liniowej
+-| Możliwy jest bezpośredni dostęp do bloku danych, natomiast dostęp do konkretnej danej w bloku odbywa się sekwencyjnie
+- Adresowanie danych odbywa się na zasadzie badania zgodności (porównywania) wybranych bitów słowa z zawartością pamięci
+- Poszczególne dane mają swój unikatowy adres i dostęp do nich nie zależy od sekwencji poprzednio wykonanych operacji dostępu
+
+Jaka najmniejsza liczba dysków jest potrzebna do zbudowania macierzy RAID 10 (RAID 0+1, RAID 1+0)?
+- 3
+-| 4
+- 2
+- 5
+
+Pamięć typu SDRAM jest:
+- synchroniczną pamięcią dynamiczną o dostępie skojarzeniowym
+- asynchroniczną pamięcią statyczną o dostępie swobodnym
+-| synchroniczną pamięcią dynamiczną o dostępie swobodnym
+- synchroniczną pamięcią półprzewodnikową o dostępie sekwencyjnym
+
+Jaka jest wynikowa pojemność macierzy RAID 1 zbudowanej z dwóch dysków o pojemności 2 TB każdy?
+- 1 TB
+- 4 TB
+- 3 TB
+-| 2 TB
+
+Jaka jest wynikowa pojemność macierzy RAID 1 zbudowanej z trzech dysków o pojemności 3 TB każdy?
+- 9 TB
+- 6 TB
+-| 3 TB
+- 1 TB
+
+Który z podanych interfejsów komunikacyjnych cechuje szeregowa transmisja danych?
+- IEEE-1284
+- EIDE
+- SCSI
+-| FireWire
+
+Interfejs RS-232 jest standardem przesyłania danych wykorzystującym:
+- asynchroniczne łącze równoległe
+- synchroniczne łącze równoległe
+- synchroniczne łącze szeregowe
+-| asynchroniczne łącze szeregowe
+
+Która z podanych strategii zapewniania spójności pamięci podręcznej procesora jest najbardziej efektywna:
+- Zapis buforowany (Buffered Write-Through)
+-| Zapis opóźniony (Write-Back)
+- Odwzorowanie sekcyjno-skojarzeniowe (Set Associative)
+- Zapis jednoczesny (Write-Through)
+
+Architektura systemu komputerowego, w którym dane są przechowywane w tej samej pamięci co kod programu, to architektura:
+- wieloprocesowa
+- harwardzka
+-| von Neumanna
+- mieszana
+
+Architektura systemu z pamięcią podręczną, w której możliwe jest taktowanie lokalnej magistrali pamięciowej niższą częstotliwością niż magistrali systemowej, to:
+- architektura konwencjonalna (Look-Aside)
+-| architektura buforowana (Buffered Look-Through)
+- architektura szeregowa (Look-Through)
+- architektura dwuszynowa (Backside)
+
+// Brak rysunku w baza.md.
+Przedstawiony na poniższym rysunku cykl dostępu do pamięci przedstawia:
+- cykl odczytu pamięci działającej w trybie pakietowym (ang. Burst)
+- cykl zapisu pamięci działającej w trybie PM (ang. Page Mode)
+- cykl zapisu pamięci działającej w trybie FPM (ang. Fast Page Mode)
+- cykl zapisu pamięci działającej w trybie pakietowym (ang. Burst)
+
+Parametr MTBF dysku twardego charakteryzuje:
+-| średni czas pomiędzy awariami
+- średni czas dostępu do danych
+- średnią wielkość transferu danych
+- gwarantowany poziom odporności na błędy
+
+Efektywność przetwarzania potokowego nie zależy od:
+- głębokości potoku
+- kodu wykonywanego programu
+-| liczby jednostek wykonawczych procesora
+- skuteczności mechanizmu predykcji rozgałęzień
+
+Architektura procesora cechująca się ograniczoną liczbą rozkazów to:
+- architektura potokowa
+-| architektura RISC
+- architektura superskalarna
+- architektura CISC
+
+Jaka najmniejsza liczba dysków jest potrzebna do zbudowania macierzy RAID 10 (RAID 0+1, RAID 1+0)?
+- 3
+- 2
+- 5
+-| 4
+
+Jaka jest wynikowa pojemność macierzy RAID 10 zbudowanej z czterech dysków o pojemności 2 TB każdy?
+- 3 TB
+- 6 TB
+- 8 TB
+-| 4 TB
+
+Jaka najmniejsza liczba dysków jest potrzebna do zbudowania macierzy RAID 5?
+-| 3
+- 4
+- 2
+- 5
+
+Jaka jest wynikowa pojemność macierzy RAID 0 zbudowanej z trzech dysków o pojemności 2 TB każdy?
+- 4 TB
+- 2 TB
+- 3 TB
+-| 6 TB
+
+Podczas zmiany stanu sygnału CAS z nieaktywnego (wysoki) na aktywny (niski) układ pamięci DRAM:
+- sprawdza dostępność adresu znajdującego się na magistrali adresowej
+-| zapamiętuje adres kolumny znajdujący się na magistrali adresowej
+- sprawdza dostępność danych znajdujących się na magistrali danych
+- sprawdza stan linii WE
+
+Jaka jest wynikowa pojemność macierzy RAID 5 zbudowanej z trzech dysków o pojemności 2 TB każdy?
+- 6 TB
+- 3 TB
+-| 4 TB
+- 2 TB
+
+Który z poniższych interfejsów cechuje równoległa transmisja danych?
+-| SCSI
+- FireWire
+- eSATA
+- USB
+
+Który z poniższych interfejsów cechuje równoległa transmisja danych?
+- FireWire
+- RS-232
+- eSATA
+-| EIDE
+
+Jaka jest wynikowa pojemność macierzy RAID 1 zbudowanej z dwóch dysków o pojemności 2 TB każdy?
+- 4 TB
+- 3 TB
+- 1 TB
+-| 2 TB
+
+Architektura procesora pozwalająca na wykonywanie w jednym cyklu zegarowym więcej niż jednego rozkazu to:
+- architektura potokowa
+-| architektura superskalarna
+- architektura rozproszona
+- architektura CISC
+
+O tym czy układ pamięci RAM realizuje operację odczytu decyduje:
+- aktywny (niski) stan linii RAS (ang. Row Address Strobe)
+-| nieaktywny (wysoki) stan linii WE (ang. Write Enable)
+- nieaktywny (wysoki) stan linii CAS (ang. Column Address Strobe)
+- aktywny (niski) stan linii CE (ang. Chip Enable)
+
+Które z podanych cech nie dotyczą architektury RISC?
+- nieduży zestaw stosunkowo prostych rozkazów o stałej długości
+- duża liczba rejestrów wewnętrznych ogólnego przeznaczenia
+- wykonywanie większości rozkazów w jednym cyklu zegara
+-| duża liczba złożonych trybów adresowania
+
+Architektura procesora cechująca się znaczną liczbą złożonych rozkazów to:
+- architektura RISC
+-| architektura CISC
+- architektura superskalarna
+- architektura potokowa
+
+// Brak rysunku w baza.md.
+Przedstawiony na poniższym rysunku cykl dostępu do pamięci przedstawia:
+- cykl odczytu pamięci działającej w trybie PM (ang. Page Mode)
+- cykl odczytu pamięci działającej w trybie pakietowym (ang. Burst)
+- cykl zapisu pamięci działającej w trybie pakietowym (ang. Burst)
+- cykl odczytu pamięci działającej w trybie FPM (ang. Fast Page Mode)
+
+Cechą charakterystyczną architektury RISC jest:
+- możliwość wykonania więcej niż jednego rozkazu w jednym cyklu zegara
+-| niewielka liczba prostych trybów adresowania
+- skrócenie czasu wykonania sekwencji rozkazów przy niezmienionym czasie wykonania pojedynczego rozkazu
+- więcej niż jeden potok wykonawczy
+
+Magistrala przeznaczona do wymiany informacji między układami z otoczenia procesora (ang. chipsets) to:
+- magistrala lokalna
+- magistrala sterująca
+-| magistrala międzyukładowa
+- magistrala rozszerzająca
+
+Odmiana magistrali rozszerzającej przeznaczona do obsługi urządzeń wymagających bardzo szybkiej transmisji danych to:
+- magistrala pamięciowa
+- magistrala międzyukładowa
+- magistrala multipleksowana
+-| magistrala lokalna
+
+Architektura procesora pozwalająca na wykonywanie w jednym cyklu zegarowym więcej niż jednego rozkazu to:
+- architektura CISC
+- architektura rozproszona
+-| architektura superskalarna
+- architektura potokowa
+
+Każdy wiersz pamięci operacyjnej ma swoją stałą lokalizację w pamięci podręcznej jest cechą charakterystyczną odwzorowania:
+-| bezpośredniego (Direct Mapped)
+- skojarzeniowego (Fully Associative)
+- sekcyjno-skojarzeniowego (Set Associative)
+- konwencjonalnego (Look-Aside)
+
+Architektura procesora cechująca się wieloma potokami wykonawczymi to:
+- architektura potokowa
+- architektura harwardzka
+- architektura CISC
+-| architektura superskalarna
+
+Magistrala przeznaczona do przesyłania sygnałów kontrolujących pracę komponentów systemu komputerowego oraz sygnałów informacyjnych dla procesora to:
+-| magistrala sterująca
+- magistrala lokalna
+- magistrala międzyukładowa
+- magistrala rozszerzająca
+
+Architektura systemu z pamięcią podręczną, w której możliwe jest taktowanie lokalnej magistrali pamięciowej niższą częstotliwością niż magistrali systemowej, to:
+- architektura konwencjonalna (Look-Aside)
+- architektura dwuszynowa (Backside)
+-| architektura buforowana (Buffered Look-Through)
+- architektura szeregowa (Look-Through)
+
+Magistrala przeznaczona do przyłączania do systemu komputerowego dodatkowych kart rozszerzeń to:
+- magistrala sterująca
+- magistrala pamięciowa
+-| magistrala rozszerzająca
+- magistrala międzyukładowa